CircuitGen — открытая САПР для генерации датасетов цифровых схем, расчета их параметров на маршруте проектирования СБИС и тренировки моделей машинного обучения. Модуль CircuitGen_Graph является ядром системы: это C++-библиотека, представляющая схему ориентированным графом, на которой построены генераторы схем, симуляция и экспорт в Verilog, GraphML и DOT. В новой итерации проекта планируется перейти от хранения схем к их анализу и преобразованию. Будет расширен импорт: чтение любых описаний,...

Отрасль

Информатика

Цель

Доработка системы графового представления цифровых схем. Вступление в проект только после посещения лаборатории УЛ САПР (712/714) лично. Договориться о встрече можно написав письмо на почту vzunin@hse.ru или в ВК (https://vk.com/vvzunin). При отсутствии работы в проекте без согласования с руководителем более 2х недель выносится предупреждение. После получения двух предупреждений участник проекта будет исключен из него.

Ожидаемые результаты

Модуль импорта сторонних описаний: построение графового представления по результатам синтеза Yosys (JSON/RTLIL), импорт и экспорт графа в форматах AIGER, BLIF и BENCH.
Набор алгоритмов анализа и преобразования графа (топологическая сортировка, распространение констант, удаление неиспользуемой логики, вставка конвейерных регистров, развертывание и выделение подграфов) и результаты количественной оценки влияния базисов AIG, XAG, MIG, XMG на параметры схем после синтеза.

Форма и способы промежуточного контроля

1. Архитектура программного обеспечения для графового представления схем. 2. Еженедельные отчеты.

Форма представления результатов

1. Демонстрация работы программы – в форме видеоролика. 2. Прототип программного обеспечения. 3. Руководство пользователя. 4. Руководство разработчика.

Ресурсное обеспечение

Материалы и оборудование УЛ САПР МИЭМ НИУ ВШЭ (712/714 каб.).

Имеющийся задел

Проект продолжается третий год. Разработана библиотека CircuitGen_Graph (версия 1.7.0): типы вершин (входы, выходы, константы, вентили, последовательностные элементы, шины, подграфы), хеширование структуры графа для отсева дублирующихся схем, поддержка базисов AIG/XAG/MIG/XMG, экспорт в Verilog, GraphML (в том числе в формате OpenABC-D) и DOT. В 2025–26 гг. добавлены шины данных, подключение внешних Verilog-модулей и сетей на кристалле через подграфы, парсер логических выражений и...