При работе с проектами Verilog недостаточно получить от ИИ текстовое исправление: нужно проверить, компилируется ли модуль, проходит ли моделирование и подходит ли код для дальнейшего синтеза. VAI (Verilog_AI) уже использует контролируемый запуск компиляции, но результаты различных проверок пока не собраны в едином пользовательском сценарии. В проекте команда подключит к VAI как минимум три средства проверки. Предварительный набор: Verilator для статического анализа и моделирования, Yosys для...Подробнее

Интегрировать в VAI не менее трёх средств анализа и проверки Verilog-проектов и представить их результаты в едином формате.

Еженедельная встреча с руководителем. Контрольные точки: согласование трёх инструментов и пробные запуски; адаптеры Verilator и Yosys; подключение CircuitGen или замены; проверка на корректных и ошибочных примерах; документация и демонстрация. Изменения проходят проверку в репозитории.

Репозиторий с адаптерами, тестами и инструкцией; отчёт о поддержанных сценариях и ограничениях; презентация и демонстрация проверки одного Verilog-проекта несколькими инструментами через VAI.

Персональные компьютеры участников, репозиторий VAI, Python, Git, Verilator и Yosys. Для CircuitGen потребуются доступ к репозиторию или API, документация и согласование с владельцами.

VAI содержит контролируемый механизм выполнения Icarus Verilog и правила разрешения команд. В МИЭМ развивается CircuitGen — программное обеспечение для оценки параметров цифровых схем; в описании проекта упомянуты готовый датасет, ПО и API для интеграции. Этот задел позволяет строить проект вокруг подключения нескольких инструментов. Новыми результатами станут адаптеры, единый формат результатов, примеры и документация.